Praxis-Seminar: Einstieg in die SoC-FPGA-Technologie (Zynq-7000/Zynq UltraScale+)


Seminarleiter

Leitung:

Dipl. Ing.
Thomas Kuhn
Assistent der Geschäftsleitung

3-tägiges Seminar

Termine:

22.10.2019,  8:30 - 16:00 Uhr
23.10.2019,  8:30 - 16:00 Uhr
24.10.2019,  8:30 - 16:00 Uhr

Max. Teilnehmerzahl:

10

Min. Teilnehmerzahl:

5

Anmeldeschluss:

22.09.2019

Inhalte:

In diesem Seminar wird den Teilnehmern grundlegendes Wissen über die aktuelle FPGA-Technologie vermittelt. Eigene Logik wird implementiert und für das Processing-System ein C-Programme zur Kommunikation mit der FPGA-Logik und dem Host-PC erstellt. Im Zentrum des Seminars stehen die Zynq-7000 und Zynq UltraScale+ Technologie. Die Teilnehmer setzen im Seminar ihre Projekte mit dem Zedboard oder Ultrazedboard von Avnet um.


Zielgruppe:

Der Workshop richtet sich an jene Personen, die praktisch in die (SoC)-FPGA-Technologie von Xilinx einsteigen oder ihr Wissen zu dieser Technologie erweitern möchten. Die Teilnehmer erhalten durch viele Beispiele einen tiefen Einblick in den Zusammenhang zwischen Blockdesign, VHDL-Code und pyhsikalischer Implementation auf dem Chip.


Ablauf:

  • Einstieg:
    • Historische Entwicklung der FPGA-Technologie (PLD, CPLD, FPGA, SoC-FPGA)
    • Übersicht zu den FPGA-Herstellern und deren Produkten (Xilinx, Intel, Lattice, Microsem)
  • Arbeiten am Blockdesign:
    • Entwicklungsphasen kennen lernen:
      • Schematic, Constraints, Blockdesign, Synthese, Simulation, Implementation (Pin-Belegung, Layout), Verifikation mit Testbench, Inbetriebnahme des Boards
      • Physikalische Verifikation z. B. mit Oszilloskop
    • Analyse der Implementation:
      • Kennenlernen der physikalischen Grundfunktionen: LUT, FF, Carry, Routing, Switchbox, Clock-Buffer (z. B. IBUFDS), PS, PL, externe Peripherie,...
    • Analyse des VHDL-Codes:
      • Entity, Komponente, Signal, Prozess, Instanz
  • Erstellung eines reinen VHDL-Projektes
  • VHDL-Dateien als Module einem Blockdesign hinzufüngen
  • VHDL-Code als AXI4Light-IP-Core packen und in einem Blockdesign anschließen
    • Anschluss der IP-Cores an das Prozessing System (PS)
    • Vorstellung der SDK Entwicklungsumgebung
    • Kommunikation zwischen Programmable Logic (PL) und PS
  • Vorstellung der VHDL-Code Erzeugung mit HLS aus C oder C++ Code
    • Analyse des automatisch erzeugten Codes
  • Informationen zu Design-Richtlinien und synchronem Design

Bedingungen/Teilnahmegebühr:

1990,00€ (zzgl. MwSt.)

Enthaltene Leistungen:

Schulungsunterlagen in Deutsch, Mittagessen, alkoholfreie Pausengetränke, Seminarraumbenutzung

Veranstaltungsort:

HTV GmbH, Robert-Bosch-Str. 28, 64625 Bensheim


Zur Schulung anmelden

Nach Eingang Ihrer Anmeldung erhalten Sie als Bestätigung der Teilnahme eine Rechnung mit dem Zahlbetrag. Der Kostenbeitrag ist vor Veranstaltungsbeginn an die Halbleiter-Test & Vertriebs-GmbH zu überweisen.

Bei Stornierung der Anmeldung zwischen 28 und 14 Tagen vor Seminar-/Kursbeginn (nur schriftlich per Post, E-Mail oder Telefax möglich – es gilt der Posteingangsstempel) wird eine Stornogebühr in Höhe von 10 % des Gesamtrechnungsbetrages erhoben. Danach ist in jedem Fall der volle Betrag zu zahlen. Bei Nichterscheinen oder verspäteter Abmeldung besteht kein Anspruch auf Rückerstattung der Teilnahmegebühr.

Der Veranstalter behält sich das Recht vor, den Seminartermin auch nach erfolgter Anmeldebestätigung unter Rückerstattung der Gebühren abzusagen.

Die Schulungen werden in Deutsch gehalten.

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